De PCI-SIG Organisaasje hat de offisjele frijlitting fan 'e PCIe 6.0-spesifikaasjestandert v1.0 oankundige, en ferklearret foltôging.
Troch de konvinsje bliuwt de bânbreedtesnelheid ferdûbelje, oant 128GB/s (unidireksjoneel) by x16, en om't PCIe-technology full-duplex bidireksjonele gegevensstream mooglik makket, is de totale twa-wei trochfier 256GB/s. Neffens it plan sille der kommersjele foarbylden wêze 12 oant 18 moannen nei de publikaasje fan 'e standert, dat is om 2023 hinne, dy't earst op it serverplatfoarm moatte wêze. PCIe 6.0 sil op syn ierst oan 'e ein fan it jier komme, mei in bânbreedte fan 256GB/s.
Werom nei de technology sels, PCIe 6.0 wurdt beskôge as de grutste feroaring yn 'e hast 20-jierrige skiednis fan PCIe. Om earlik te wêzen, PCIe 4.0/5.0 is in lytse oanpassing fan 3.0, lykas de 128b/130b-kodearring basearre op NRZ (Non-Return-to-Zero).
PCIe 6.0 is oerskeakele nei PAM4-puls AM-sinjalearring, 1B-1B-kodearring, ien sinjaal kin fjouwer kodearringsstaten (00/01/10/11) hawwe, dûbel it foarige, wêrtroch in frekwinsje oant 30 GHz mooglik is. Omdat it PAM4-sinjaal lykwols kwetsberder is as NRZ, is it foarsjoen fan in FEC-foarútflaterkorreksjemeganisme om sinjaalfouten yn 'e keppeling te korrigearjen en de yntegriteit fan gegevens te garandearjen.
Neist PAM4 en FEC is de lêste wichtige technology yn PCIe 6.0 it gebrûk fan FLIT (Flow Control Unit) kodearring op logysk nivo. Eins is PAM4, FLIT, gjin nije technology, yn 'e 200G+ ultra-hege snelheid Ethernet wurdt al lang tapast, wat PAM4 net slagge is om grutskalige promoasje te berikken, om't de kosten fan 'e fysike laach te heech binne.
Derneist bliuwt PCIe 6.0 efterút kompatibel.
PCIe 6.0 bliuwt de I/O-bânbreedte ferdûbelje nei 64GT/s neffens de tradysje, dy't tapast wurdt op 'e werklike PCIe 6.0X1 unidireksjonele bânbreedte fan 8GB/s, PCIe 6.0×16 unidireksjonele bânbreedte fan 128GB/s, en pcie 6.0×16 bidireksjonele bânbreedte fan 256GB/s. PCIe 4.0 x4 SSD's, dy't hjoed de dei in soad brûkt wurde, sille allinich PCIe 6.0 x1 nedich hawwe om dit te dwaan.
PCIe 6.0 sil de 128b/130b-kodearring trochsette dy't yntrodusearre waard yn it tiidrek fan PCIe 3.0. Neist de orizjinele CRC is it nijsgjirrich om te notearjen dat it nije kanaalprotokol ek de PAM-4-kodearring stipet dy't brûkt wurdt yn Ethernet en GDDR6x, en PCIe 5.0 NRZ ferfangt. Mear gegevens kinne yn deselde tiid yn ien kanaal ynpakt wurde, lykas in meganisme foar it korrigearjen fan gegevensflaters mei lege latency, bekend as forward error correction (FEC), om it fergrutsjen fan bânbreedte mooglik en betrouber te meitsjen.
In protte minsken freegje har miskien ôf, PCIe 3.0-bânbreedte wurdt faak net opbrûkt, wat is PCIe 6.0 foar nut? Troch de tanimming fan data-hongerige applikaasjes, ynklusyf keunstmjittige yntelliginsje, wurde IO-kanalen mei rapper oerdrachtsnelheden hieltyd mear de fraach fan klanten yn 'e profesjonele merk, en de hege bânbreedte fan PCIe 6.0-technology kin de prestaasjes fan produkten dy't hege IO-bânbreedte fereaskje, ynklusyf fersnellers, masinelearen en HPC-applikaasjes folslein ûntsluten. PCI-SIG hopet ek te profitearjen fan 'e groeiende auto-yndustry, dy't in hotspot is foar healgeleiders, en de PCI-Special Interest Group hat in nije PCIe Technology-wurkgroep foarme om te fokusjen op hoe't de oannimmen fan PCIe-technology yn 'e auto-yndustry ferhege wurde kin, om't de ferhege fraach fan it ekosysteem nei bânbreedte dúdlik is. Om't de mikroprosessor, GPU, IO-apparaat en gegevensopslach lykwols ferbûn wurde kinne mei it gegevenskanaal, PC om de stipe fan PCIe 6.0-ynterface te krijen, moatte moederbordfabrikanten ekstra foarsichtich wêze om de kabel te regeljen dy't hege-snelheidssignalen kin behannelje, en chipsetfabrikanten moatte ek relevante tariedings meitsje. In wurdfierder fan Intel wegere te sizzen wannear't PCIe 6.0-stipe tafoege wurdt oan apparaten, mar befêstige dat de konsumint Alder Lake en serverside Sapphire Rapids en Ponte Vecchio PCIe 5.0 stypje sille. NVIDIA wegere ek te sizzen wannear't PCIe 6.0 yntrodusearre wurdt. BlueField-3 Dpus foar datasintra stipet lykwols al PCIe 5.0; De PCIe Spec spesifisearret allinich de funksjes, prestaasjes en parameters dy't moatte wurde ymplementearre op 'e fysike laach, mar spesifisearret net hoe't dizze moatte wurde ymplementearre. Mei oare wurden, fabrikanten kinne de fysike laachstruktuer fan PCIe ûntwerpe neffens har eigen behoeften en werklike omstannichheden om funksjonaliteit te garandearjen! Kabelfabrikanten kinne mear romte spylje!
Pleatsingstiid: 4 july 2023
